Perancangan Alat dan Perangkat Lunak untuk Membuat Sintesa Program dari Suatu Programmable Logic Device
Abstract
Setiap PLD yang digunakan umumnya diproteksi guna menghindari penjiplakan
sistem oleh pihak lain. Maka diperlukan analisa yang cukup rumit dan membutuhkan
ketelitian tinggi dalam menganalisa kombinasi biner dari masukan dan keluarannya,
dengan tujuan mendapatkan equation yaitu suatu rumusan yang menjelaskan hubungan
antara input dan output PLD. Maka dirancang suatu software untuk mempermudah
penganalisaan Equation PLD, dalam hai ini dipilih software Delphi 6.0. Dirancang juga
hardware pendukung seperti Programmer yang berfungsi untuk memasukkan equation
yang telah berbentuk file Jedec untuk diprogramkan ke PLD, serta simulator yang
berfungsi membaca masukkan dan keluaran dari PLD dan menghasilkan equation secara
otomatis. Hal ini dapat memudahkan untuk mensintesa PLD baru yang memiliki Sistem
yang sama dengan PLD yang lama. Dalam pengujian, digunakan alat penghitung pada
alat wartel dan alat pengaktifan 7segmen sebagai bukti bahwa simulator PLD yang
dirancang dapat bekerja dengan baik, tentunya alat ini dapat bekerja secara umum dalam
arti semua PLD dengan berbagai macam sistem kerja dapat dibuat tiruannya.
Collections
- Electric Engineering [786]